Super FinSim V7.1.03 硬體描述語言模擬 英文精簡版


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軟體名稱:Super FinSim V7.1.03 硬體描述語言模擬 英文精簡版
語系版本:英文版
光碟片數:單片裝
破解說明:
系統支援:WIN 9x/WIN ME/WIN NT/WIN 2000/WIN XP/WIN 2003
軟體類型:程式設計
硬體需求:PC
更新日期:2006/8/17
官方網站:http://www.ceopower.com/products/simulation
中文網站:http://www.ceopower.com/products/simulation
軟體簡介:
銷售價格:80
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軟體簡介:

Super FinSim V7.1.03 硬體描述語言模擬 英文精簡版


站長安裝測試環境與安裝說明:
•測試環境 Windows XP Service Pack 2 繁體中文專業版、P4-2.8G 中央處理器
  、512Mb 記憶體、NTSF 格式 80.0Gb 硬碟。

•執行 Autorun.exe 安裝，安裝完成後把光碟 \授權檔 資料夾裡的 FLEXlm 資料夾
  複製到硬碟 C:\ 裡裡，然後到控制台 => 系統 => 進階 => 環境變數 => 系統變
  數 => 按新增鈕 => 變數名稱填入 FINTRON_LICENSE_FILE => 變數值填入
   C:\FLEXlm\license.dat，一樣再新增一個變數名稱 LM_LICENSE_FILE => 變數值
   填入 C:\FLEXlm\license.dat，記得按確定鈕儲存設定
   
   
Super-FinSim 模擬環境由一個附帶 OVI 的 Virology 編譯器，一個模擬構件和一
個模擬內核組成。

Verilog 編譯器用於【1】檢查設計的句法和語意的正確性，【2】依據設計要求產
生配置模擬內核所要求的原始碼和資料。【3】 選擇性的產生一個供其它應用程式
處理的中間格式表達。模擬構件用於連結構成一個模擬器所需要的所有檔案，例如
，編譯器的輸出和模擬內核。主C連結器用於此目的。模擬內核是所有 Veilog設計
模擬公共原始碼。一旦配置完成，模擬內核就成為一個定制的 Verilog設計的模擬
器。Super-FinSim的模擬器可以執行

Super-FinSim Verilog編譯器有一個快速和強大的能進行廣泛錯誤檢查和恢復的分
析器。此外，分析器能產生標明潛在設計錯誤的警告訊息原始碼，例如，交換一個
越界的數組元素。



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